ProPrj_简易自动接收机_2026-06-03.epro2
代码仓库： https://github.com/R1K2/AutoReceiver
目录
摘要
Abstract
1 引言
2 系统总体方案设计
3 硬件系统设计
4 模块的制作与软件调试
5 系统测试与结果分析
6 总结与展望
参考文献
附录
致谢
1 引言
1.1 题目背景与意义
无线通信技术的演进，是一部人类追求更远、更清晰、更高效信息传输的史诗。从马可尼的跨大西洋无线电实验，到如今星地通信[1]以及5G通信系统[2]的部署，接收机作为无线通信链路中最关键的环节之一，始终扮演着"顺风耳"的角色。它的核心任务是从充斥着噪声和干扰的电磁环境中，精准地捕捉、筛选出特定频率信号，并将其解调还原为准确的原始信息。
在近一个世纪的接收机技术发展中，其架构经历了数次革命性的演变。早期的直接检波式接收机和再生式接收机[3]，虽然结构简单，但选择性差、灵敏度低，难以满足日益复杂的通信需求。1918年，埃德温·阿姆斯特朗发明的超外差式接收机架构[4]，是无线电史上的一个里程碑。它通过将接收到的高频信号与本地振荡器产生的信号进行混频，将其固定转换到一个较低的中频（Intermediate Frequency，IF）上进行放大和解调。这一巧妙设计，完美地解决了高频信号难以直接放大和选择性滤波的难题，在灵敏度、选择性和稳定性上实现了质的飞跃，至今仍是绝大多数模拟和数字通信系统的核心架构。
随着半导体技术和数字信号处理（DSP）技术的飞速发展，接收机正朝着更高集成度、更高灵活性、更高自动化程度的方向演进。现代接收机广泛采用频率合成技术（PLL/DDS）实现精确的数字调谐，并引入自动增益控制（AGC）来适应输入信号的剧烈动态范围变化。近年来，软件无线电（Software Defined Radio）概念的兴起，更是将数字世界与现实无线电波的桥梁贯通，使得大量过去由模拟电路完成的功能可以通过软件算法来实现，赋予了接收机前所未有的灵活性和可重构能力[5]。
然而，一个深刻理解现代接收机原理的工程师，必须具备扎实的模拟、数字混合硬件设计功底。本课题来自2025年全国大学生电子设计竞赛F题。此题相比往年的电赛通信类题，新颖点在于信号频率位于广播电台的甚高频段和限制了整体功耗，看重对接收机解调，调幅调频等基础知识掌握利用的实际工程能力。
1.2 课题研究现状
1.2.1 无线电接收机发展现状
一个射频接收机系统的性能特点取决于其采用了何种架构，例如模数转换是射频直采还是超外差接收，信号变频是数字下变频还是模拟信号芯片调谐。完成此课题的关键是选择了怎样的架构。用于参考，以下给出了多种常见的射频无线电的处理方案。
软件无线电：软件无线电是一种无线电采集设备[6]，通常包括一个可配置的射频前端和一个用于执行数据包转发功能的FPGA或MCU，数据传入后端PC的上位机中进行开发，很适合应对需求多、周期短的开发目标，也是目前最主流的开发工具。目前市面上常见的软件无线电板卡有基于ADI公司的集成芯片AD936x与FPGA的PlutoSDR、USRP b201，R820T2、Msi001等调谐芯片与MCU的RTLSDR电视棒[7]，调谐器+ADC+FPGA/CPLD+MCU的HackRF，以上提到的板卡模块中接收频率范围最广的为PlutoSDR约70M~6GHz，最窄的为RTLSDR约22M~2.2GHz，基本上能覆盖此课题要求的广播频段。实际上大多数软件无线电设备的控制和无线信号的处理等工作都在额外的高性能电脑上完成，软件无线电仅承担模拟到数字的转换功能。
RFSoc、FPGA/DSP与高速ADC：此方案的硬件组成与上文提到的软件无线电有重合之处，但区别在于接收信号的处理由本地FPGA或DSP完成。处理器与高速ADC的组合，类似于当下常见的示波器、实时频谱仪等仪器，射频信号进入设备完成信号调理后，通过高速的ADC采样，或者对满足奈奎斯特定律的频率，通过RFSoc或者超高速的ADC进行射频直采[8]，数据被传给FPGA等处理器在数字域中直接处理。
收音机与对讲机：现在许多收音机与对讲机的接收端采用的是集成的无线接收芯片，如收音机上的SI473x、RDA5820、TEF6686收音机芯片，国产对讲机泉盛UV-K5[9]的无线收发芯片BK1080。这些集成芯片的出现降低了无线电设备的成本，也带了更高的稳定性。
1.2.2 低功耗接收硬件发展现状
随着物联网等应用的兴起，由于这些应用场景对电子设备的续航能力提出了严格的要求，这使得如何在保证接收灵敏度、线性度和抗干扰能力的前提下最大限度地降低功耗，成为接收机硬件设计的核心命题。
硬件架构：接收机的功耗水平与其架构选择密切相关，架构的选择通常决定硬件规模的大小和高速器件的多少，越大规模的硬件规模和工作频率越高的芯片往往代表更高的功耗，而零中频接收机和唤醒接收机是如今较常见的低功耗接收机方案。
零中频架构将射频信号直接下变频至基带，省去了中频级和镜像抑制滤波器，大幅减少了器件数量与系统功耗。但该架构面临本振泄漏、直流偏移和I/Q失配等问题，需要额外的校准与补偿技术加以克服。
唤醒接收机是面向极低占空比应用场景的一种辅助接收方案[10]，持续以微瓦级功耗监听信道，仅在检测到特定唤醒信号时激活主接收机。其架构已从简单的射频包络检波逐步演进至更复杂的超外差和亚阈值设计，旨在将待机功耗降至极致。
1.3 主要研究内容
本设计的核心工作内容是总体方案设计、各硬件模块（射频前端、频率合成、解调、音频AGC）的设计与实现、软件设计、系统调试与性能测试。完成从方案论证到实物调试的全流程。
1.4 论文组织结构
本论文围绕简易自动接收机的设计与制作过程，共分为六章：
第一章为引言，阐述本课题的研究背景与工程意义，综述国内外接收机技术的研究现状，明确主要研究内容，并给出论文的组织结构。
第二章为系统总体方案设计，依据题目要求明确设计指标与功能要求，从接收端硬件和解调硬件两个维度对多种技术方案进行分析比较，讨论音频恒定幅度输出控制方案，最终提出完整的总体架构。
第三章为硬件系统设计，详细阐述主控控制模块、频谱分析模块、解调模块、自动增益控制模块的电路设计与器件选型。
第四章为模块制作与软件调试，介绍主控与本振驱动、晶体滤波器筛选与验证、频谱分析模块与解调模块的软硬件调试过程，以及音频AGC模块的硬件调试与软件辅助实现。
第五章为系统测试与结果分析，在明确测试环境与仪器的基础上，对载波频点寻找、AM与FM调制模式识别、系统整体性能进行逐项测试，并对测试结果进行汇总与分析。
第六章为总结与展望，对毕业设计的整体工作进行总结，归纳创新点与收获，指出设计中存在的不足并提出后续改进方向。
2 系统总体方案设计
2.1 设计指标与功能要求
题目内容：设计并制作一台简易自动接收机，自动搜索并接收88MHz～108MHz频率范围内的调频或调幅信号。接收机接收的信号由射频信号源产生，载波频率调节步进为100kHz，调制信号的频率范围为300Hz～3400Hz。接收机输出端接8Ω负载电阻。自动识别调制方式，解调输出信号用示波器观察，波形应无明显失真。
接收机整机必须采用5V单电源供电，工作时供电电流≤500mA。射频信号源载波电平范围为-95dBm～-60dBm。
自动识别单频载波、调频或调幅信号，显示识别结果，并解调出调频或调幅信号。
自动搜索并解调的调频信号最大频偏Δfmax满足5kHz≤Δfmax≤75kHz，要求输出信号电压峰峰值≥0.9V。
自动搜索并解调的调幅信号调制度m满足30%≤m≤60%，要求输出信号电压峰峰值≥0.9V。
解调输出信号幅度自动控制。当调制信号为正弦波时，要求输出信号电压峰峰值自动控制在1V±0.1V。
接收机响应时间≤5s。
2.2 接收端硬件方案分析
2.2.1 调谐芯片（Tuner）
调谐器芯片通常也被称为射频前端芯片，它的前端输入能直接与天线或者第一级放大器相连接，输入的射频信号在调谐器芯片里完成变频、放大等工作，最后输出一个频率较低、更稳定的中频或基带信号。目前市面上许多软件无线电方案里都包含了这么一颗芯片，例如电视棒RTL-SDR的R820T2、孔雀石收音机的Msi001，这些常见的调谐器芯片基本上能覆盖此设计要求的广播频段，且能节省复杂的变频、放大信号链设计，但是这些调谐器缺点是内部本振无法做到快速的扫频，且调谐器的功率难以满足低功耗要求。
2.2.2 中频ADC带通采样
对于窄带无线电信号，可以使用带通采样。在本设计中考虑到调制频偏和载波频率间隔，带内最低频率fL为87.9MHz，最高频率fH为108.1MHz，带宽B定义为20.2MHz，根据所需最小抽样频率公式[11]：
取m=3，即可无混叠失真恢复出信号。
该方案的缺点是射频直采需要大增益的放大器，以理想的12位ADC为例，0.5V参考电压下，输入满量程为1Vpp，此时最小采集电压1LSB为1/2^12=0.244mV，即-62.4dBm，假设10LSB可正常处理，即-42.25dBm灵敏度的信号，此时需要的增益最大约为53dB，使用多级LNA串联可以达到。
2.2.3 超外差式接收机
超外差接收机[12]通过多级变频，可以将射频信号无混叠的变频至指定的中频，得到的中频信号可以轻松使用熟悉的解调方案进一步处理，区别于零中频接收机，超外差方案中最后一级混频器的要求不高，中频输出频率不需要低至直流，滤波器也更方便设计。
图 2‑2 超外差式频谱分析仪框图（原图位置）
2.3 解调硬件方案分析
2.3.1 模拟锁相环与检波器
在大学生电子设计竞赛的领域，针对模拟调频调幅信号已经有许多成熟可靠的解调方案。
信号调制方式为调频时，常见的解调方法有使用NE564模拟锁相环[13]，通过配置外部的压控振荡器电容和环路增益控制电压，将内部压控振荡器稳定到自定的中频上，内部锁相环将跟踪输入的中频，输出得到解调信号。
信号调制方式为调幅时，使用二极管包络检波或者功率检波器即可。除此之外，也可以使用来自亚德诺的ADL5511集成芯片。ADL5511是一款集成了射频包络和均方根检测器的模拟芯片，对于调幅信号有很好的解调效果，且频率范围覆盖很广，为DC至6GHz[14]。
以上提到的两种方案都适用于大信号，对于射频无线电小信号无法直接处理，例如ADL5511的典型最小输入灵敏度只有-29dBm。
2.3.2 FPGA或DSP
将射频信号采样为数字信号后，可以使用FPGA或DSP进行解调、输出，相比复杂的模拟信号链，可以缩减硬件规模，缺点是加上ADC、放大器等前端器件后，整体的功耗会比较大。
2.3.3 无线收发芯片
使用现成的收音机芯片，如SI4831、RDA5820等，这些芯片的优点是方案成熟、硬件简单，仅需配置寄存器就可以工作，缺点是功能较少，输出受限。
2.4 音频恒定幅度控制
2.4.1 软件AGC
当使用FPGA或DSP进行解调时，可以通过包络检测输出信号的最大值，闭环控制输出增益，完成软件内部的恒幅输出。
2.4.2 ADC采样后重建
模拟器件的解调输出受输入信号的调制深度、信号强度、调制信号频率等因素影响，输出信号的幅度变化很大。因为本课题的调制信号类型比较单一，只有正弦波、方波、三角波等，此时可以通过分析解调输出的频率分量，判断调制信号的频率、类型，最终重建恢复出恒定幅度的调制信号。
2.4.3 压控增益放大器、积分器搭建自动增益回路
基于压控增益放大器（VCA）与积分器构建的自动增益控制回路[15]，是一种经典的闭环反馈幅度控制系统，输入信号首先送入VCA，其增益由积分器的输出电压决定。VCA的输出一方面送至后级电路，另一方面分出一路进入反馈支路。反馈支路通常包含整流/检波环节，将交流输出的最大值或有效值转换成正比的直流电平，再与预设参考电压比较，产生误差信号送入积分器。积分器对误差信号进行时间累积，输出为VCA的控制电压，完成闭环。
2.5 系统总体架构
结合上分析的接收与解调方案，以下表格给出了三种系统方案和优缺点：
以上三种方案都可以完成本设计的要求，但是都或多或少有些难以避免的缺点。因此本设计提出了调制识别和解调输出两路并行的解决方案，总体设计框图如图所示。
其中，硬件主要有四部分，低功耗MCU芯片STM32L4作为系统主控，并使用主控开发板上的多色LED显示识别出的调制模式，解调输出与音频AGC功放级联，另一路为调制识别。
2.5.1 频谱分析与调制识别
频谱分析与调制识别部分采用二级变频，第一级下变频本振71MHz，由时钟发生器SI5351A生成，混频器使用有源混频器SA612A，第二级使用DDS AD9913提供点频输出，将原始输入信号变频至8MHz中频，经过晶体窄带滤波器和功率检测，转换为原始信号某一频点的强度，其中第二级混频器、中频放大器和功率检测器为AD608芯片内置。整个过程由STM32控制，由DDS的点频扫描获得输入信号的频谱信息，通过分析频谱信息的统计特征，完成调制识别。
图 2‑4 频谱分析与调制识别框图（原图位置）
2.5.2 解调输出
解调使用收音机芯片SI4732，其中调频信号可以直接进入芯片处理，调幅信号下变频到1MHz后再进入芯片解调。解调信号的输出连接麦克风AGC和AB类功放，进行增益控制以实现恒定幅度为1Vpp输出。
图 2‑5 解调输出框图（原图位置）
2.6 本章小结
本章从无线通信技术的发展脉络出发，阐明了接收机在通信系统中的核心地位，回顾了从直接检波、再生式接收到超外差架构的演进历程，并指出了现代接收机向高集成度、高灵活性和自动化方向发展的趋势。结合2025年全国大学生电子设计竞赛F题的背景，明确了本课题的研究意义和工程实践价值。同时，本章梳理了国内外在软件无线电、FPGA/DSP处理平台以及集成收音机芯片等方面的研究现状，归纳了三种典型射频处理方案的特点。最后，本章明确提出了本设计最终的方案构成，为全文奠定了框架基础。
3 硬件系统设计
3.1 主控控制模块设计
主控选择STM32L476RET6的成品开发板，所有引脚已通过排针引出。为了配套扩展，自行设计底板。底板只做IO的扩展标准化，其中ADC引脚引出到底板SMA正脚座，其他空余IO以PMOD[16]的形式引出。
图 3‑6 STM32L4底板（原图位置）
3.2 频谱分析模块设计
3.2.1 低噪声放大器（LNA）
选用SGL0622Z低功耗低噪声放大器芯片，其工作频率为5MHz~4GHz，3.3V供电下，典型工作电流为10.5mA，在100M频点附近增益大于25dB，噪声系数约1.5dB，是低功耗前提下性能卓越的芯片，外围电路参考芯片手册[17]。
3.2.2 第一级下变频
有源混频器SA612A是恩智浦（NXP）推出的一款低功耗、高性能的VHF单片双平衡吉尔伯特混频器，SA612A有接受输入电平为-119dBm的能力，同时转换增益至少为14dB。SA612A的输入输出都支持单端或者平衡输出，本设计都采用单端输出。
时钟发生器SI5351是一款基于I2C接口的高度可编程CMOS时钟发生器，内部集成了两个独立的Fractional-N PLL频率合成级（PLL A/B），每个PLL均可将参考晶振频率独立倍频至600MHz至900MHz的VCO频率，利用分数N合成实现亚赫兹级频率分辨率；各输出通道再经由独立的高精度MultiSynth分数分频器将VCO频率降至目标值，最终实现从8kHz至200MHz的任意Hz级频率覆盖。
SI5351A输出71MHz固定频率本振，经过pi型电阻网络衰减10dB进入SA612A，尽量使本振峰峰值在200mV至300mV之间，SA612A输出单端后接入一个7阶椭圆低通滤波器，截止频率为40MHz，参数由Ansys Nuhertz FilterSolutions给出，此级低通主要用于滤除泄露的强本振信号。
3.2.3 扫频DDS
AD9913是ADI公司的一款低功耗、直接数字频率合成器（DDS），其内部时钟速率最高250MSPS，1.8V系统供电下典型功耗仅为50mW；内部核心功能包含一个10位数字模拟转换器（DAC），一个支持32位频率控制字和14位相位控制字的DDS控制器；芯片内部集成了一个可选的PLL参考时钟倍频器和一个可由单晶驱动的内部振荡器，可以只使用一片无缘晶振提供系统时钟。
本模块的电路设计参考官方评估板[18]，其中时钟输入只使用25MHz无源晶振，输出变压器由ADTT1-1+换为TC1-1T+，输出重建滤波器为7阶低通椭圆滤波器，截止频率约90MHz。考虑到功率，后级没有加入高速运放做驱动级。电源轨部分外部5V电源输入由BUCK降压至2V后，1.8V LDO输出。
32位、250MHz系统主频的DDS的频率字计算公式如下所示：
3.2.4 AD608频谱分析
AD608提供了一个低功耗、低失真、低噪声的混频器、一个完整的单片对数/限幅放大器、一个具有80dB动态范围（-80dBm~5dBm）的高速接收信号强度指示器（RSSI）输出和一个硬限幅输出。AD608的功耗很低、在3V时的典型功耗仅为21mW。
本设计主要利用到了AD608的高灵敏度RSSI，常见的RSSI芯片检测范围很少低至-80dBm。AD608的RSSI输出电压范围与系统电压相关，系统工作电压越高，输出的范围越大，5V电压下，RSSI的输出范围是0.2V~3V，刚好符合STM32的ADC采集范围。
AD608电路设计参考芯片手册，其中VMID中频偏置去耦电容换为10μ陶瓷电容，目的是缩减330Ω与该电容的等效低通滤波器的带宽，防止直流成分严重干扰RSSI的输出进而影响频谱的分析。滤波器为外置的8MHz六阶科恩型晶体滤波器，整体由一片3.3V LDO供电。
图 3‑8 AD608硬件原理图（原图位置）
3.2.5 晶体带通滤波器
要设计晶体滤波器，必须了解自己手头晶体的参数，为此，必须对晶体参数进行测量。下图是晶体的等效模型，Lm称为等效串联电感，也有Cm称为等效串联电容，梯形晶体滤波器主要利用晶体的串联谐振，因此这两个参数是晶体测量的重点。Rm称为等效串联电阻，这个值实际体现了晶体的Q值，Q值越高，Rm越小。Cs称为等效并联电容，对于梯形晶体滤波器，Cs是有害的[19]。
如果拥有一台专业的矢量网络分析仪或者波特仪，可以直接通过测量晶体的S11和S21参数确定串联谐振频率，因为在晶体滤波器的设计过程中通常只需要清楚串联谐振频率的大小，晶体频率只要相差超过100Hz，就很难组成通带平坦、带宽狭窄、插入损耗小的滤波器了[19]。
图 3‑9 晶体等效原理图（原图位置）
本设计使用的带通滤波器类型为科恩晶体带通滤波器（Cohn Filter），科恩晶体滤波器由六个谐振点频率一致的无源晶振和五个100pF贴片陶瓷电容组成，相比其他类型如切比雪夫型，节省了多个串联、并联调谐电容的计算，相对应的代价是晶体不可调谐，使用到的无源晶振要求谐振点频率相差极小，理想情况下大小极值应相差小于50Hz。
图 3‑10 晶体滤波器原理图（原图位置）
3.3 解调模块设计
3.3.1 SI4732收音机电路
SI4732是Silicon-Lab推出的一款高度集成的数字CMOS广播接收器芯片，它将从天线输入到数字或模拟音频输出的完整信号处理链路集成于单颗芯片之内，采用业界成熟的数字低中频架构，内部集成了低噪声放大器、压控振荡器、自动增益控制及自动频率控制等完整功能模块，能够实现对FM（64-108MHz）、AM（520-1710kHz）等频段广播信号的接收与解调。SI4732相比常见的RDA5820、TEF6686等收音机芯片，具有更低的功耗、更多的功能和更丰富的资料[20]。
本设计中，该芯片工作电压为3.3V，使用2-Wire I2C总线控制接口，拉低设备地址引脚SENB设置I2C七位地址为0x11。在信号处理层面，芯片内置了数字FM立体声解码器、可编程去加重网络、7档可选AM通道滤波器。
Si4732外围电路参考官方手册，3.3V LDO供电，I2C引脚用10KΩ电阻上拉，32.768KHz无源晶振，左右声道模拟输出用电阻相加，引出为SMA偏脚座。FMI与AMI射频输入引脚分别用100nF和470nF陶瓷贴片电容与前端的LNA或者混频器输出连接。
图 3‑11 收音机芯片原理图
3.3.2 AM变频电路
AM变频电路的结构与第一级下变频类似。本振信号经过四阶低通椭圆滤波器，通带128MHz，主要滤除二次谐波；下变频输出滤波器为七阶椭圆型，通带36MHz，仅需要滤除88~108MHz的本振分量，同时并联了一个10.7MHz陶瓷滤波器做备用。
图 3‑12 AM下变频电路原理图（原图位置）
3.4 自动增益控制模块设计
3.4.1 麦克风AGC
MAX9814是ADI公司推出的一款内置自动增益控制环路与低噪声麦克风偏置电路的高性能麦克风放大器，工作电压范围为2.7V至5.5V，典型供电电流仅需3.1mA，这里采用3.3V供电。在信号链路结构上，MAX9814内部集成了三级放大通路：前级为固定12dB增益的低噪声前置放大器，确保输入参考噪声密度典型值仅30nV/√Hz，且总谐波失真低至0.04%；中间级为增益可在20dB至0dB之间动态调节的可变增益放大器，由AGC控制环路根据输出峰值电平与预设门限的比较结果实时调整；末级则提供8dB、18dB或28dB三档可选固定增益，通过GAIN引脚设定，本设计选择最大增益，上拉至VDD。AGC环路的工作机制为输出信号经峰值检测后与来自外部的门限电压比较，控制可变增益放大器，其相应的时间常数由外部电容设定，门限电压则可通过电阻分压器灵活设置以适应不同应用要求。由于芯片同时内置2V低噪声偏置电压发生器，输入输出引脚需串接隔直电容，等效为高通滤波器，取负载电阻10kΩ，隔直电容10μF，可得：
$$f_{HP} = \frac{1}{2\pi \times 10\text{k}\Omega \times 10\mu\text{F}} = 1.59\text{Hz}$$
由于输入输出端直接与其他芯片串联，实际对地负载电阻较大，高通截止频率可以远远小于要求的300Hz。
图 3‑13 麦克风AGC原理图
3.4.2 AB类功放
由于MAX9814并不具备大功率的输出级，于是本设计使用常见的AB类功放作为最后的8Ω电阻驱动级。不选择D类功放的原因是本课题的负载是简单的电阻，想要使用D类功放还需要构建滤波器，而且D类功放的开关频率会对系统电源造成很大的干扰。
本设计选择国产纳芯威的NS8002，NS8002价格便宜、外围电路简单，且静态电流低至6mA。
3.5 显示与调试设计
显示使用主控开发板上的多色LED，由三个独立GPIO口控制，可显示包含关断在内的8种状态。调试接口使用UART串口代替。
3.6 本章小结
本章详细阐述了系统各硬件模块的设计思路与电路实现。主控模块选用低功耗STM32L476，并自行设计底板完成IO扩展。频谱分析模块采用二级变频架构，第一级下变频由SA612A有源混频器与SI5351时钟发生器配合71MHz本振完成，第二级利用AD9913 DDS进行点频扫描，结合AD608内置混频、放大和RSSI检测功能，以及外置窄带晶体滤波器，实现对输入信号频谱信息的提取。解调模块以SI4732收音机芯片为核心，分别处理FM信号和经AM变频电路下变频至1MHz的AM信号。音频AGC模块选用MAX9814实现自动增益控制，并引入数字反馈回路辅助调节输出幅度。显示与调试接口采用LED和串口实现状态指示与交互。各模块设计均给出了核心器件选型依据、电路参考来源和关键参数配置，为后续制作与调试提供了完整的设计基础。
4 模块的制作与软件调试
4.1 主控与本振模块
主控为STM32L476，使用HAL库，Keil5编译，ST-Link完成下载与调试。时钟配置为使用外部8MHz高速晶振，系统主频40MHz，ADC时钟24MHz。
本振模块包含AD9913和SI5351A，其中SI5351A使用了购买的成品。
图 4‑14 主控与本振实物图（原图位置）
4.1.1 驱动AD9913
AD9913与AD9910或AD9959的配置类似：有预设Profile切换、需要拉高IO_UP引脚完成寄存器配置等。本设计使用STM32的GPIO翻转模拟SPI，AD9913写模式下SPI时序最小建立时间是3ns，按照SCLK一个周期6ns，也远大于STM32系统时钟频率，时序要求可以满足。
寄存器配置：本设计使用到了AD9913内置的PLL提供250MHz系统频率，CFR2[1]位是低有效PLL重置位，初始化阶段该位拉低后，需要延时500ms等待PLL建立完成再拉高，才能获得有效的系统时钟。因为设计晶振为25MHz，为了达到系统最大工作频率250MHz，倍频因数要选择10，对照手册第20页配置CFR2参数。初始化阶段总共只需要配置两次CFR2，其余保持默认，则CFR2的数据为0x1444，0x1446。
频率字计算与粗校准：由公式可以计算出频率字，将频率字保存在数组uint8_t profile1[4]中，后续通过SPI输入寄存器。
PLL初始化后系统时钟通过引脚SYNC_CLK输出，由于无源晶振的频率并不是精准的25MHz，系统频率会存在固定的偏差，此时可以通过测量改引脚上的系统频率修正公式中的fsysclk，完成频率的粗校准。例如实测出fsysclk为249.98MHz，则将系数重新计算即可。
输出测试：AD9913的软件流程为在等待PLL稳定后通过改变频率字即可实现点频扫描等操作。AD9913内置有Sweep扫频模式，但是只能配置扫频的速度和范围，想要实现扫频与其他模块的同步仅通过单片机实现较为困难。
图 4‑15 AD9913软件流程（原图位置）
测试AD9913输出10MHz正弦波，得到9.999991MHz正弦波，峰峰值为122mV，功率为-8.2dBm。可以认为满足作为本振的要求。
图 4‑16 AD9913输出10MHz（原图位置）
4.1.2 驱动SI5351
本设计使用GPIO模拟软件I2C，SI5351代码来自GitHub项目[21]，这里不做赘述。
图 4‑17 SI5351软件流程图（原图位置）
SI5351A输出71MHz本振测试的输出结果如图所示。实际测试中，目标频率的分频参数计算与I2C的通信速率共同制约了SI5351A的点频扫描速度，所以只用作提供固定的频率。
图 4‑18 SI5351A输出71MHz（原图位置）
4.2 晶体滤波器
4.2.1 NanoVNA晶体筛选
筛选晶体最简易的方法是使用矢量网络分析仪[22]，但是专业的网分普遍价格过高，且需要网分支持的最低分辨率要达到10Hz以下[23]，而价格低廉的便携仪器NanoVNA可以胜任这项任务[24]。
一次性购买同一批数量至少为100个8MHz、HC-49S两脚直插无源晶振，用排母和SMA偏脚座在洞洞板上搭建简易的测试座，即晶振的两引脚通过SMA同轴线任意顺序连接到NanoVNA的两端口。
图 4‑19 晶体筛选实际操作（原图位置）
本设计使用到的便携矢网分析仪型号为NanoVNA-H4，得益于NanoVNA的本振为分数级时钟发生器SI5351A，NanoVNA的频率步进可以做到1Hz的同时频率漂移可以几乎不计，对于晶振的精准挑选起了很大的帮助。
本设计的具体操作流程为：将NanoVNA设置为显示S21、S11幅度响应曲线。首先单独测量多个晶振的大致串联谐振频率，串联频率表现为S21频率响应幅值极大值、S11频率响应极小值，测量出的值为7.997xxxMHz或7.996xxxMHz；然后设置NanoVNA测量的中心频率为7.997MHz，频率扫宽为1.5kHz，总共401个点，频率步进为3.75Hz。保持该参数不变，逐个测量所有晶振，同时每个晶振使用记号笔标记谐振频率。最终筛选出六个串联谐振频率极差最小的为一组，极差80Hz，构成最终的滤波器。
4.2.2 板上验证
将挑选好的一组晶振焊接至频谱分析模块的板上，常见的操作是将所有晶体的外壳连接至地上，外壳的接地会给晶体带来屏蔽避免外界电磁波干扰，但晶振的金属外壳与地之间存在寄生电容，接地会造成串联谐振频率的偏移。由于本设计测试的环境干扰较小，便不做接地操作。
便携矢网接入预留调试的SMA座，通过矢网的S21参数大致测量出晶体滤波器的带宽、插入损耗，结果如图所示，带宽约370Hz，最小插入损耗为11dB，符合预期要求。
图 4‑20 板上晶体滤波器参数测量图（原图位置）
4.3 频谱分析与调制识别模块
模块只由AD608和晶体滤波器两个模拟器件组成，板上不含处理器，构成完整的频谱分析和调制识别功能还需要上文提到的主控与本振模块。
图 4‑21 频谱分析与调制识别模块实物图（原图位置）
4.3.1 模块单独测试
频谱分析模块的射频输入端与射频信号发生器连接，本振信号由函数信号发生器输入，频谱的RSSI输出与示波器连接，射频信号源设为100MHz，示波器通道耦合设为直流，开启ROLL模式，函数信号发生器设为92.003MHz，Sweep模式，更改调制信号的调制模式、电平等。
实际测试过程中发现AD608的RSSI输出包含大量噪声，于是在输出端口加入了一个一阶RC低通滤波器，截止频率3kHz，最终得到了以下波形。
图 4‑22 -70dBm CW 频谱（原图位置）
图 4‑23 -95dBm CW 频谱（原图位置）
图 4‑24 -70dBm FM 频谱（原图位置）
可以从图中看出信号的大致频谱构成，且不同类型信号的特征明显。
4.3.2 载波点寻找软件设计
输出端口加入的低通滤波器影响了RSSI的瞬态响应，在点频扫描环节上表现为测得的频率峰值相比实际的频率峰值滞后，且这一滞后量会随点频扫描的速度变化。除此问题之外，晶体滤波器极窄的带宽使得窄带宽的CW、调幅、FSK信号有几率落在中频之外，难以测量。为了解决这两个问题，可以缩小点频扫描间隔和延长扫描周期等待RSSI响应。
由于中频为8MHz，当载波频率位于88MHz至92MHz之间时，会在扫频时出现相距16MHz的镜像频点，此时第一个出现的频谱峰值即为实际频点。当载波为90MHz时，得到的频谱从串口输出，如下图所示，横坐标是本振的频率，纵坐标是频点的功率强度。
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图 4‑25 90MHz CW扫频频谱（原图位置）
4.3.3 频谱统计特征调制识别
峰度（kurtosis）又称峰态系数，表征概率密度分布曲线在平均值处峰值高低的特征数。直观看来，峰度反映了峰部的尖度。样本的峰度是和正态分布相比较而言统计量，峰度值越大，概率分布图越高尖，峰度值越小，越矮胖。在频谱上的表现就是尖峰越高、带宽越窄，峰度越大；频谱分布越宽、尖峰越不明显，峰度越小。因此本设计通过频谱图分布的峰度来判断调制模式，测试的结果在系统测试给出。
图 4‑26 峰度与电平、调制模式示意图（原图位置）
在获得了载波的频点后，主控进行第二次小范围的点频扫描，相比载波点的扫描，这一阶段大幅减小扫描范围至90kHz，同时点频间隔缩小为50Hz。同样受RSSI输出端口的低通滤波器影响，寻找出的载波点并不是精确的频点，解决办法是扩大扫描范围，虽然会造成峰度值的变化，但不会影响调制模式与峰度值大小的定性关系。
4.3.4 频谱分析与调制识别软件流程
下图为频谱分析与调制识别部分的详细软件流程图。
图 4‑27 频谱分析与调制识别软件流程图（原图位置）
4.4 解调模块
SI4732的代码参考MikroElektronika AM/FM 2 Click Driver项目，该库提供了STM32平台使用的C语言代码和一个FM的自动寻台实例，移植只需要更改I2C的读写函数。
图 4‑28 SI4732解调模块实物图（原图位置）
4.4.1 SI4732通信协议
SI4732有2线I2C、3线和SPI模式，本设计使用2线I2C模式，将GPO2、GPO1悬空即可。
SI4732的寄存器操作参考官网手册AN332[25]。最值得注意的是，在写入一个寄存器时，至少需要两轮通信，第一轮按照寄存器地址赋值，第二轮通信需要读取SI4732的状态，直到CTS（Clear To Send）比特位置1才可以发送下一轮命令。
SI4732的PowerUp命令包含了解调模式、中断、时钟、音频输出格式等配置，重新选择解调模式需要PowerDown命令或者RST引脚拉低重置芯片。本设计使用外部的32.768kHz晶振和模拟输出。
4.4.2 调频信号解调
调频模式的调谐频率需要配置，其余的参数如音频输出滤波器带宽、信号带宽等保持默认。SI4732在执行调谐命令之前，需要保证外部RCLK和内部时钟建立完成，具体的等待时间在手册中给出，启动命令与调谐命令之间需要至少500ms的延时。下表是本设计中调频模式的配置信息。
4.4.3 调幅信号解调
本设计中，调幅模式固定调谐频率为1MHz，通过改变SI5351的本振调谐；由于SI4732调幅模式的默认输出滤波器只有2.5kHz，所以在初始化后要配置滤波器。下表是本设计中调幅模式的配置。
测试前期发现，下变频器平衡输出的其中一个端口接入中频滤波器时，信号强度异常的低，处于-70dBm以下，但是另一个端口测量得到的信号强度约为-20dBm，远大于前者，所以硬件改为了此输出端口直接与SI4732的AMI输入口电容耦合链接。
4.5 音频AGC模块
4.5.1 硬件调试
麦克风AGC与后级AB类功放的输入输出端都有直流偏置，前级输入与两芯片中间连接都采用10uF陶瓷电容耦合，AB功放输出信号幅度的测量由示波器双通道作差得到，由于AB功放NS8002工作在单位增益模式，所以调试过程中测试麦克风AGC MAX9814的输出即可。
调试的输入信号由函数信号发生器给出，频率固定为1kHz，改变信号峰峰值，使用示波器测量输出信号峰峰值，下表是麦克风AGC的测试结果。
4.5.2 软件辅助
硬件AGC的限制条件较大，且维持恒定幅度的范围有限。因此在解调输出模块与AGC模块输入之间加入一个可变电阻器构成的衰减器；由于调频模式下频偏的变化对输出幅度的影响极大，例如5kHz频偏输出赋值为100mV，而75kHz频偏的输出幅度达700mV，因此本设计引入了一条数字反馈回路，将解调输出与主控的ADC相连，检测解调输出的信号幅值，通过配置SI4732的输出音量值达到幅度控制的目的。将解调输出信号的幅度控制在150mV左右，即可实现大范围的恒定幅值控制。
4.6 本章小结
本章详细介绍了各硬件模块的制作过程与软件调试工作。除了STM32开发板与第一级变频本振SI5351A使用购买的成品外，其余模块均为本人设计、制作。
主控模块基于STM32 HAL库，采用GPIO模拟SPI驱动AD9913，完成了其PLL配置、频率字计算与频率粗校准；同时通过软件I2C驱动SI5351A，测试输出71MHz本振信号。
晶体滤波器部分利用便携网络分析仪NanoVNA-H4对批量晶振进行筛选，挑选出六个串联谐振频率极差最小的一组作为晶体滤波器，焊接后在板上验证其带宽约370Hz、插入损耗约11dB。
频谱分析模块通过RSSI输出端添加低通滤波器改善了噪声问题，并针对载波点寻找和调制识别设计了点频扫描与峰度判断算法。解调模块基于MikroElektronika驱动库开发，实现SI4732的I2C通信、FM/AM调谐配置。
音频AGC模块完成硬件调试的同时，利用ADC检测与数字音量调节构建了辅助反馈回路，实现了大范围恒定幅度控制。整体软硬件协同工作良好，为系统联调奠定了基础。
不足与改进方向
本设计最大的问题来源于频谱分析模块的RSSI输出滤波器，快速扫描的情况下所有测得的频谱点都不是完全准确的，改进的思路有：增加并联多路带宽不同的中频滤波器，用射频开关来选择，实现多种功能，如大带宽进行载波寻找、小带宽进行调制识别；将RSSI输出后滤波器换为有缘滤波器或者高速采样后数字滤波器。
更进一步，数字中频是最终的改进方向，电赛常见的FPGA与高速ADC仅仅是受限于功耗的考虑而无法随意使用，但是市场之外、科研领域内有很多采用先进制程的低功耗FPGA、ADC等，使用这些前沿技术，或许能更出色的完成本题目的工程设计。
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